반도체 포토 리소그래피(Photo Lithography) 공정은 웨이퍼에 회로 패턴을 만드는 것을 말합니다. 빛을 이용해 원하는 반도체 회로를 사진 찍듯이 그릴 수 있습니다.

반도체 업계는 파장이 짧은 빛을 차례로 이용하며 회로의 선폭을 좁혀 칩 성능을 높였습니다. G-라인(436nm), H-라인(405nm), i-라인(365nm)에서 불화크립톤(KrF, 248nm), 불화아르곤(ArF, 193nm), 이머전(Immersion, 액침) ArF를 거쳤습니다. 최근엔 파장이 13.5nm에 불과한 극자외선(EUV)이 활용되고 있습니다.

그러나 빛의 파장만 바꿔선 미세공정 한계를 극복하기 어렵습니다. 더 오밀조밀하게 회로를 그리려면 근본적으로 해상력(解像力, resolution)을 높여야 합니다. 해상력을 결정하는 요소는 노광원 파장(λ), 공정변수(K1), 렌즈 수차(NA:numerical aperture)가 있습니다.

노광원 파장은 ArF, EUV와 같은 광원 종류를 말합니다. 렌즈 수차는 광원을 뿌릴 때 렌즈에 빛이 들어가는 각도를 말합니다. 개구수라고도 합니다. 렌즈 수차가 커지면 빛의 굴절률이 줄어들고 해상도가 좋아집니다. 공정변수는 노광(露光, exposure) 공정에 적용되는 각종 재료와 방법 등을 의미합니다.

현재 가장 널리 사용되고 있는 ArF의 파장은 193nm에 불과합니다. 이론적으로 EUV가 아니면 20나노 이하 반도체를 만들 수 없었으나 멀티 패터닝이 등장하면서 한계를 극복할 수 있었습니다. 깎고(식각), 찍고(노광), 씻고(세정), 덮는(증착) 등 반도체를 만드는 여러 공정 가운데 노광과 식각을 여러 번 반복하는 방법입니다. 노광(Litho), 식각(Etch)를 두 번 거치면 앞글자를 따서 LELE라고 부릅니다. 세 번이면 LELELE, 네 번은 LELELELE가 됩니다.

멀티 패터닝은 해상력을 극적으로 높이는데 결정적인 역할을 했습니다. 동시에 공정 수가 늘어나면서 그만큼 시간과 비용이 더 들어간다는 단점도 가지게 됐습니다. 한 번의 노광과 여러 번의 식각, 증착을 통해 패턴을 형성하는 SADP(self-aligned double-patterning), SAQP(Self-aligned quadruple patterning)도 마찬가지였습니다.

SADP는 LELE와 같은 멀티 패터닝과 비교해 설계 패턴이 새겨진 금속 마스크(Mask)를 사용했을 때 발생할 수 있는 정렬 문제 해결이 가능합니다. EUV를 한 번에 도입하기 어려운 상황에서 자가정렬 멀티 패터닝 공정을 도입하는 것은 자연스러운 움직임입니다.

SADP의 또 다른 장점은 LELE와 같은 더블 패터닝 효과가 처음부터 나온다는 사실입니다. 맨드릴(Mandrel)이라는 일종의 더미용 틀에 유전체 스페이서(사이드월)를 붙이고, 맨드릴를 없애면 유전체 스페이스만 남아 원하는 구조를 만들 수 있습니다. 맨드릴마다 유전체 스페이서가 양쪽에 달라붙기 때문에 더블 패터닝 효과를 얻을 수 있습니다. 원자층증착(ALD)과 같이 정교한 증착 기술을 이용해 맨드릴과 유전체 스페이서를 붙인 SAQP는 LELELELE처럼 쿼드러플 패터닝이 형성됩니다.

물론 SADP·SAPQ도 단점이 있습니다. 가로와 세로(2차워, 2D) 두 가지 방향으로 회로를 만들 수 있는 LELE와 달리 한 방향(1차원, 1D)으로만 회로를 그려야 합니다. 2차원이면 이어붙일 수 있는 회로를 굳이 이리저리 돌아가며 만들어야 한다는 의미입니다. 그래서 자가정렬 블록(SAB)을 통해 원하는 방향에 회로를 이어붙일 수 있도록 했습니다. 이때 마스크 위에 추가로 더미 메탈을 얹고 개구부(구멍이 뚫린 영역)에 트렌치를 만들어 금속으로 채웁니다. 트렌치는 셀을 아래로 파고 내려가면서 집적도를 높이는 기술입니다. 여러 개의 층을 쌓아올리는 스택과 반대입니다.

SAB는 SADP·SAPQ의 확장 개념이지만 더미 메탈을 붙여 트렌치 공정이 추가된다는 점에서 아쉬움이 있습니다. 최근 LELE와 같이 2차원으로 원하는 회로를 만들면서 SADP·SAPQ처럼 자가정렬이 가능하도록 자가정렬 LELE(SA LELE)가 주목을 받는 이유입니다. SAB 기술을 그대로 사용할 수도 있습니다.

5나노 이하 반도체를 만들기 위해선 EUV뿐 아니라 멀티 패터닝도 필수적입니다. EUV는 쿼드러플 패터닝이 34단계를 거쳐 만들어야 하는 칩을 10단계로 크게 줄일 수 있습니다. 그러나 지금보다 선폭을 더 줄여 미세공정을 개선하기 위해선 해상력을 계속 높여야 합니다. 다양한 멀티 패터닝에 대한 설계 방법론과 검증 툴이 필요합니다.

전자설계자동화(EDA) 분야 전문업체인 멘토, 지멘스 비즈니스의 캘리버(Calibre)는 멀티 패터닝에 대한 방법론과 프로세스, 검증이 가능하도록 돕습니다. 이 회사가 작성한 백서 ‘5NM 이하의 멀티 패터닝 옵션:SADP, SAQP, SALELE’를 통해 정렬 불량 문제를 피하고 패턴의 신뢰성을 강화하기 위한 방법을 확인할 수 있습니다.